Тайминги памяти (философский смысл)

Люди, ну чо вы за....!!!

Схема цикла памяти следующая (физически немного в другом порядке происходит, но описывается в следующем порядке):
CAS Latency (CL) - RAS-to-CAS Delay (Trcd) - RAS Precharge (Trp) - Cyclr Time (Tras)

Цикл банка памяти определяет количество тактов, необходимых после выставления команды активизации банка до начала фазы перезаряда (Precharge). Другими словами, после открытия страницы ее необходимо поддерживать в открытом состоянии некоторый промежуток времени до того как она снова закроется. Параметр tRC определяет минимальное количество тактов до тех пор, пока банк реактивируется. Поскольку фаза перезарядки имеет задержку 2-3 такта, то полный цикл банка является суммой времени активности сигнала RAS# и интервала подзаряда линии RAS#: tRС=tRAS+tRP, где tRAS=CL+tRCD определяется как задержка отклика (Latency), характеризующая промежуток времени между регистрацией полученной команды и моментом начала передачи ассоциируемых с командой данных. Таким образом, tRС характеризует общее количество циклов, входящих в основную тайминговую схему CL-tRCD-tRP.
Если запрашиваемые данные существуют в одном и том же банке, но в разных строках, необходимо подать команду перезаряда, чтобы банк закрылся (промежуток, составляющий длительность подзаряда), а новая команда активизации банка откроет правильную строку (задержка tRCD), где размещаются необходимые данные. Позднее, через промежуток CL, команда чтения придет по правильно выбранному адресу. В результате количество циклов общей задержки (схема CL-tRCD-tRP), описываемое как 2-2-2, составляет 6 тактов, а схема 3-3-3 увеличивает ее до 9.

Теперь понтяно, откуда такая схема берется?

Форумы Modlabs.net: Тайминги памяти (философский смысл) - Форумы Modlabs.net